当前，多内核处理器和并行架构成为了行业的一个新热点，过去微处理器公司希望不断提高时钟频率和提供越来越多的指令级并发率（ILP）来提高微处理器的性能。

　　但这意味着在性能提高的同时，伴随而来的是越来越大的功耗和不断上升的成本，让这种方法让芯片跑得更快很久以前就已经开始得不偿失。

　　从1986年到2002年，微处理器性能每年提高52%，每18个月性能就翻一番。但到2006年，这一进步速度已下降到每年不足20%，因此今天微处理器性能翻番可能要花费5年时间。造成这一速度下降的具体原因有很多。最初，系统架构师不再能够从ILP技术中挖掘出更多的增益。他们最常采用的诀窍包括简单指令的预提取，但他们现在已被非常复杂的技术（如执行溢出和分支预测）所包围。在许多情况下，增加的复杂性已超过了增加的性能。用任务级和命令级并行性代替ILP已是获得更多增益的唯一途径。

　　功率是单内核处理器发展的等式已被改变的另一领域。在亚90纳米工艺节点上，有效功率密度（已经达到在核反应堆中发现的每平方厘米100W，并很快将上升到空间火箭喷嘴处发现的每平方厘米1000W）不是唯一的限制因素。由泄漏电流引起的静态功耗现在可能已占到芯片总功耗的40%.

　　目前业界大多数人都同意，多内核是一个必然的发展方向：多内核设计的主要挑战已经成功地被业界克服，实际开发大潮即将启动。多内核技术的发展背后有两大主要推动力。第一大推动力是：“真实世界是并行的‘这一认知已经变得很清晰。当然，台式计算机经常通过非常快速地转换顺序执行的任务，让用户误以为好几件任务正在并行执行。来自业界的显而易见的要求是更高的性能，从而导致更多的内核需要集成在一块芯片上，而这将影响到现有的编程模式。

　　多内核和并行处理系统传统上一直被认为是很难进行编程的，因为它要求专用工具和专家知识（‘唯一能够对该芯片编程的人是设计该芯片的架构工程师’）。这确实是为什么多内核处理器在历史上一直不成功的主要原因。不过，今天的产品（如picoChip的多内核DSP家族）可以利用基于标准的工具进行配置和编程，而且芯片设计师和编程人员可以很直观地理解这些工具。

　　但更加重要的是，当计算机科学家设法确定他们可用作通用构造块来开发更复杂程序的原型功能时，他们几乎总是发现这些构造块在本质上是并行工作的。而且，电子应用市场增长最迅速的部分（例如多媒体处理和数据压缩）正是这一并行性需求最显著的地方。

　　帮助设计师开发将这一应用需求和并行架构很自然地融合在一起的产品正是近年来已经取得许多技术进步的领域之一。英特尔和AMD开发的‘主流’处理器正在朝松散耦合的双内核或四内核处理器方向发展，这一架构允许在不大幅改变现有编程模式的情况下获得一些性能增益（大约提高2倍和4倍）。