目前已经在市场中销售的picoChip公司picoArray家族就是一种高效和方便的多内核产品，它是一个含有几百个不同种类处理器阵列的芯片，特别针对信号处理任务进行了优化。每个任务在一对一原则上分配给处理器，每个任务的处理可采用标准C或汇编进行编程。芯片的性能与处理器的数量成线性关系，最为关键的是，普通工程师也可以很容易地以很高的效率对该芯片进行编程。

　　picoArray在本质上允许快速和直观地实现并行计算任务（如无线基带处理和软件无线电），它也允许设计师充分利用这一异质多内核架构。与同质多内核架构相比，异质多内核架构可以提供更多的计算能力、更好的功耗特性和更小的硅片面积，业界很早就认可了异质多内核架构的这些优点，但一直缺乏直观的实用的设计开发工具。

　　除了不断提高的可用性和业界对许多计算任务内在并行本质的更多认可，多内核技术的采用又增添了一个新的推动力。尽管时钟频率现在已达到3GHz，集成的晶体管数量也已达到几亿门，但在过去的5年里，业内在单内核处理器方面已经完全失去了发展的动力。多内核架构提供的解决方案能够解决已导致这一现象的所有挑战。

　　像picoArray这样的并行架构可在不止一个层面解决功率问题。首先，它们已被证明在本质上是执行一个给定功能的高效能方法，尤其是如果它们是由多个不同的功能模块构成，而且每个功能模块又是根据特定的应用而设计。其次，一个紧凑的多内核架构可以更自然地适应现代电源管理技术，如时钟门控和局部电源关闭，即任何在其时没有参与动态处理过程的器件可以暂时关闭电源。这一技术使得我们有可能更智能地处理动态功耗和由于现代制造工艺而引起的静态泄漏电流问题。

　　多内核器件也有助于解决现代先进半导体工艺带来的另一个问题，即器件正变得越来越不可靠。尤其在65nm和45nm节点，“合格-失败”方法正让位于统计性能评估方法。此外，采用这些工艺制造的器件更易于产生硬错误和软错误。

　　多内核架构使这些器件可以更自然地采用冗余设计技术（有段时间常见于存储器生产中），它允许关闭器件中超出规格或错误的部分。一家微处理器供应商已经在销售其一款芯片的4内核、6内核和8内核版本，它们均基于一个8处理器设计。

　　功耗和呈统计变化的性能也已经对单内核处理器系统的近期发展产生了间接的影响，因为它限制了芯片制造商通过增加的时钟频率来提高性能的能力。目前最高的3GHz时钟频率已经被证明是处理器时钟频率的实际上限，而自1979年以来时钟频率一直是处理器制造商用于提高性能的实用方法。不过，并行架构维持了恢复连续工艺缩小的好处的承诺，因为它使得制造商能够实现每一代工艺都使每个芯片上的标准内核数量翻番的目标。

　　当然，使这些附加的内核做真正的工作是设计一个适当架构的问题，而这至少包括处理器之间通信架构和计算单元本身的设计。它们两者均平等地取决于设计流程和编程工具，它必须在单一环境内支持多种阵列大小。编程工具自动配置并行单元的低级别细节、自动为多个内核分配相应任务和配置互连的能力是至关重要的。一个便于使用的多内核设计环境如picoArray能够使编程人员将精力集中在设计元素本身，而不是放在它们到底是如何实现的精确细节上。这与另一种并行结构器件FPGA正好相反，FPGA设计工程师必须处理时序收敛和行为综合的细节。

　　这些问题正与过去数年中在计算领域已发生的另一巨大变化捆绑在一起：大多数处理性能现在被它们转移数据的能力而不是计算能力所限制。一次DRAM读写可能要花费200个时钟周期，而一次浮点乘法经常只需要4个时钟周期就能实现。成本也不仅仅只用时间来衡量，使用本地寄存器的效率比读写全局存储器高一个数量级，而这对能耗有限制的环境来说可能是一个关键。

　　PicoArray是一个含有几百个异质处理器和存储单元（或‘内核’）阵列的芯片，它专门针对信号处理任务而优化。该阵列是异质的，这些不同种类的内核分别适合不同的任务，但基本的构造模块是一个16位的数字信号处理器。这是有意的，因为带本地存储器、乘加器和哈佛结构的16位处理器非常传统和易于编程。多内核架构的创新和力量是其互连交换结构和编程模式：每个单元都有一个独特的已获专利的互连经由一个双缓冲接口对它进行服务，系统架构设计师在软件编译时对它进行精确配置。